基于单片机和EDA技术的逻辑分析仪设计(第4页)
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Y轴定位输出器、2选1多路器、消隐控制器等部分组成，如图5所示。CPLD外部引脚CLK(CPLD-CLK)、EN(使能)、TR(信息类型控制)、DI[7~0] (CPLD-DATA)、CP(锁存)、-INT(CPLD-INT)分别连逻辑分析仪单片机的ALE、P1.7、P3.1、P0[0~7]、P3.0、P3.2引脚（见图4的引脚标注）；-WR、A0(通道选择)、DO[7~0]分别连DAC的-WR、A0、D[7~0]引脚；Zout连信号放大器的Z轴输入端。CPLD工作原理说明如下：
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开机后，CPLD内部复位，EN=0，CPLD处于保持状态。
1．数据传送——首先设置EN=0，CPLD处于保持；然后，CP的上升沿，将外部数据送入数据接收器；设置TR=0，传送8路信号采样字节；TR=1，传送触发字或时标线位置的4位编码（给出16个位置信息）。传送数据后，设置EN=1，CPLD工作。
2．逻辑信号扫描——在EN=1,TR=0前提下，外部时钟CLK的上升沿驱动计数器链工作。字节计数器（采样字节计数）值ByteC经过X轴位边界定位器处理后的值X1（
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