三、IC开发过程介绍
　　
　　IC开发过程包括设计输入、功能仿真、综合、可测试性设计DFT、形式验证、静态时序分析、布局、插入时钟树、布线、物理验证等内容，下面分别进行详细介绍。
　　设计输入:一般包括图形与文本输入两种格式。文本输入包括采用verilog和vHDL两种硬件描述语言的格式，verliog语言支持多种不同层次的描述，采用硬件描述语言主要得益于采用综合器来提高设计效益;图形输入一般应该支持多层次逻辑图输入，主要应用在一些专门的电路设计中，但是图形输入耗时费力且不方便复用。
　　功能仿真:功能仿真的目的是为了验证设计功能的正确性和完备性。搭建的测
　　试环境质量和测试激励的充分性决定了功能仿真的质量和效益，仿真工具也是比较多，而且功能比较齐全。
　　综合:所谓综合，就是将设计的HDL描述转化为门级网表的过程。综合工具(也可称为编译器)根据时间约束等条件，完成可综合的TRL描述到综合库单元之间的映射，得到一个门级网表等;综合工具可内嵌静态时序分析工具，可以根据综合约束来完成门级网表的时序优化和面积优化。
　　可测试性设计DFT:目前大多数CI设计都引入可测试结构设计，一般在电路初步综合后可进行DFT设计。典型的DFT电路包括存储单元的内建自测BIST电路、扫描链电路和边界扫描电路。BIST电路是为了测试而设计的专门电路，它可以来自半导体生产厂商，也可以用商用的工具自动产生。扫描链电路一般是用可扫描的寄存器代替一般的寄存器，由于带扫描功能的寄存器的延时与一般的寄存器并不一致，所以在综合工具进行时序分析时最好就能考虑这种“附加”的延迟。边界扫描电路主要用来对电路板上的连接进行测试，也可以把内部扫描链的结果从边界扫描电路引入。
　　形式验证是一种静态的验证手段，它根据电路结构静态地判断两个设计在功能上是否等价，从而判断一个设计在修改前和修改后其功能是否保持一致。
　　静态时序分析:静态时序分析是CI开发流程中非常重要的一环。通过静态时序分析，一方面可以了解到关键路径的信息，分析关键路径的时序;另一方面，还可以了解到电路节点的扇出情况和容性负载的大小。
　　布局: