3.2接口驱动优化

　　为了实现信号的高质量传输，需要在DSP的EMIF口和外部存储器之间增加双电源三态缓冲器，这里选择的是性能稳定的SN74LVC16T245。本设计中，在FPGA与DSP的EMIF之间使用该芯片构成数据缓冲。

　　3.3 软件优化

　　随着电子技术和大数据时代的激发，多个领域对更大的数字信号数据量的存储和处理需求提出了更高的诉求。特别是雷达、高清视频实时转播等系统采用的高采样率设备，数据率可以达到Gbps，这就需要除了对硬件采集信号的质量加以控制之外，还要对软件算法不断加以优化[5]。尤其是在FPGA程序设计中，需要特别注意信号采集和发送的时序，不仅要在原理图设计初期根据厂家的芯片Datasheet进行合理的配置，也要在编写程序时合理处理多时钟域问题。在一个设计中，一般应该只有一个全局时钟网络可以驱动全部触发器，这样可以极大的简化时序分析，去除掉大量与多时钟域相关的问题，但是在实际的设计时，由于FPGA对外接口较多，每个接口的约束条件都不同，只利用一个时钟是不可能的，这时候就要处理多个时钟问题。可以通过以下几个技巧进行处理。

　　1)使用全局时钟buffer。对于全局时钟信号，尽量使用全局时钟buffer(BUFGP)驱动，FPGA内部需要低时钟偏差的信号，也尽量使用二级全局buffer(BUFGS)驱动。

　　2)分频信号的处理。对于设计中需要采用“分频信号”作为时钟的电路，在不要求占空比时，可以将分频信号设计成和主时钟一样宽度的信号，然后在实际处理中，仍然以主时钟为触发条件，把分频信号作为控制信号处理。如图3所示，假设主时钟为100MHz，产生一个10MHz的分频信号。

　　3)合理选择语法。在VHDL中，if语句指定了一个具有优先级的编码逻辑，而case语句则是并行逻辑，不具有优先级。通常，if-else结构速度较慢，但需要的电路面积较少;case结构执行速度较快，但占用电路面积较大。在具体编程时，要综合考虑速度和面积的关系，如果对速度有特殊要求，而对资源没有较高要求，则应使用case结构。在必须使用if-else结构时，不正确的嵌套使用if语句会增加延时，因此，对于延时要求苛刻的路径，应该放在较高的优先级。[6]

四、结术语

　　本文主要研究了高速数字信号处理中使用FPGA+DSP的方案结构，分析了其中重要的接口设计和软件优化，基本解决了通用高速数字信号的采集和处理问题。但是目前看来，提出的基于FPGA+DSP的数据采集和处理的硬件实现，对多路信号的并行计算速度还不够。下一步的目标将是，通过对FPGA中的算法模块和控制逻辑模块、接口协议的调整优化以满足更高的要求。

参考文献：

　　[1]石星. 高速数字信号处理设计评述[A]. 中国电子学会.中国电子学会第七届学术年会论文集[C].中国电子学会：，2001：6.

　　[2]郑文明. 基于FPGA的数字信号处理算法研究与高效实现[D].哈尔滨工程大学，2009.

　　[3]孙进平，王俊，李伟，张有光等.DSP/FPGA嵌入式实时处理技术及应用[M].北京航空航天大学出版社.2011.

　　[4]卞红雨，纪祥春 等.TMS320C6000系列DSP的CPU与外设[M].清华大学出版社.2007.

　　[5]贾凯宾. 高速数字PCB互连设计信号完整性研究[D].南京理工大学，2008.

　　[6]孟宪元 译.高级FPGA设计结构、实现和优化[M].机械工业出版社.2009.

　　[7]康康. 基于双通道DSP+FPGA的数字信号处理系统[D].西安电子科技大学，2014.