2.对于AddRoundkey和InvMixColumns的设计，在常规轮中把加解密时的密钥加与列混合变换集成在同一模块，通过加解密信号的选择实现了加解密的功能，这样就可以消除加解密硬件结构的差异，同时也简化了解密时轮密钥处理的复杂性。

　　3.采用流水线结构，数据加解密是本设计的主要模块，为了提高其数据吞吐速率，采用流水线结构，可以大大的提高芯片的吞吐量。

　　4.采用门控时钟技术，密钥生成与加解密操作分时进行，降低芯片的功耗，增加了稳定性。

　　三.课题研究进展计划。

　　3月5日——3月17日：查找资料；

　　3月18日——3月31日：翻译英文文献；

　　4月1日——5月19日：毕业设计主要工作；

　　5月20日——6月8日：撰写论文；

　　6月13日：答辩。

　　四．参考文献

　　[1]Daemen J,Rijmen V.谷大武,徐胜波译.高级加密标准(AES)算法Rijndael的设计[M].北京:清华大学出版社,2003.

　　[2]任艳颖,王彬编著.IC设计基础.西安:西安电子科技大学出版社,2003.

　　[3]WolkerstorferJ.,Oswald E.,Lamberger M.:An ASIC Implementation of the AES S-boxes[C]// C Boyd ed.ASIACRYPT 2001. Heidelberg Berlin: Springer-Verlag,2001:239-254.

　　[4]P Chodowiec,K Gaj.Very Compact FPGA Implementation of the AES Algorithm [C]//C D Walter et al. eds.Cryptographic Hardware and Embedded Systems (CHES 2003).Berlin Heidelberg: Springer-Verlag, 2003:319–333.